Die Xilinx SDAccel Entwicklungsumgebung ermöglicht es dem Benutzer, Kernel in OpenCL C, C++ und RTL (als Beispiel können wir an SystemVerilog, Verilog oder VHDL denken) zu formulieren, die auf den programmierbaren Plattformen von Xilinx laufen. Die programmierbare Plattform besteht aus (1) dem SDAccel Xilinx Open Code Compiler (XOCC), (2) einem Device Support Archive (DSA), das die Hardwareplattform beschreibt, (3) einer Softwareplattform, (4) einem Accelerator Board und5. nicht zuletzt der SDAccel OpenCL Laufzeitumgebung. In diesem Modul werden wir nach einer Einführung in OpenCL sehen, wie diese Sprache in SDAccel eingesetzt wurde und welche Hauptkomponenten diese Toolchain hat.

In diesem Modul werden wir, bevor wir uns mit der Optimierung befassen, zunächst verstehen, wie ein FPGA funktioniert, auch vom rechnerischen Standpunkt aus gesehen. Obwohl der traditionelle FPGA-Designablauf eher einem regulären IC als einem Prozessor ähnelt, bietet ein FPGA erhebliche Kostenvorteile im Vergleich zu einem IC-Entwicklungsaufwand und bietet in den meisten Fällen das gleiche Leistungsniveau. Ein weiterer Vorteil von FPGAs gegenüber ICs ist ihre Fähigkeit, dynamisch rekonfiguriert zu werden. Dieser Prozess, der dem Laden eines Programms in einen Prozessor entspricht, kann einen Teil oder die Gesamtheit der in der FPGA-Fabric verfügbaren Ressourcen betreffen. Im Vergleich zu Prozessorarchitekturen ermöglichen die Strukturen, aus denen die FPGA-Fabric besteht, ein hohes Maß an Parallelität bei der Anwendungsausführung. Die benutzerdefinierte Verarbeitungsarchitektur, die von SDAccel für einen OpenCL-Kernel erzeugt wird, stellt ein anderes Ausführungsparadigma dar. Dies muss bei der Entscheidung, eine Anwendung von einem Prozessor auf ein FPGA zu portieren, berücksichtigt werden. Um ein solches Szenario besser zu verstehen, werden wir kurz die sequentielle Ausführung auf einem Prozessor mit der inhärenten Parallelität einer FPGA-Implementierung vergleichen. Darüber hinaus werden wir uns in diesem Modul mit dem Ablauf der Anwendungsoptimierung vertraut machen. Die Xilinx SDAccel-Umgebung ist eine vollständige Software-Entwicklungsumgebung zum Erstellen, Kompilieren und Optimieren von OpenCL-Anwendungen, die auf Xilinx FPGAs beschleunigt werden sollen. Aus der Perspektive eines Entwicklers können wir den Ablauf der Optimierung einer Anwendung in der SDAccel-Umgebung in drei Phasen einteilen. Diese drei Phasen sind: (1) Baselining der Funktionalitäten und der Leistung, (2) Optimierung der Datenbewegung und (3) Optimierung der Kernel-Berechnungen

In diesem Modul werden wir die verfügbaren SDAccel-Optimierungen aus der Vogelperspektive betrachten. Die vorgestellten Optimierungen sind nicht die einzigen verfügbaren, sondern stellen eher eine Liste von Empfehlungen zur Optimierung der Leistung einer OpenCL-Anwendung dar, die als Ausgangspunkt für weitere Überlegungen oder Untersuchungen dienen sollen. In diesem Zusammenhang werden wir diese "Empfehlungen" in drei Gruppen von Optimierungen einteilen: (1) arithmetische Optimierungen, (2) datenbezogene Optimierungen und schließlich (3) speicherbezogene Optimierungen.

Nach einer allgemeinen Beschreibung der möglichen Optimierungen werden wir uns in diesem Modul auf vier spezifische Optimierungen konzentrieren (1) Schleifenabrollung, (2) Schleifen-Pipelining, (3) Array-Partitionierung und (4) die Host-Optimierungen. Zunächst werden wir das Abrollen von Schleifen beschreiben, d.h. das Abrollen der Schleifeniterationen, so dass die Anzahl der Iterationen der Schleife reduziert wird und der Schleifenkörper zusätzliche Berechnungen durchführt. Diese Technik ermöglicht es, zusätzliche Parallelität auf Anweisungsebene freizulegen, die Vivado HLS zur Implementierung des endgültigen Hardwaredesigns nutzen kann. Danach stellen wir die Schleifen-Pipelining-Optimierung vor, bei der wir von einer sequentiellen Ausführung der Schleifeniterationen zu einer Pipelining-Ausführung übergehen, bei der sich die Schleifeniterationen zeitlich überlappen. Danach stellen wir die Optimierung der Array-Partitionierung vor, mit der die Nutzung der BRAM-Ressourcen optimiert werden kann, um die Leistung des Kernels zu verbessern. Am Ende dieses Moduls werden wir Optimierungen im Zusammenhang mit dem Hostsystem besprechen, das für die Übertragung der Daten zum und vom FPGA-Board sowie für das Senden des Befehls zum Starten der Ausführung eines Kernels verantwortlich ist.