L'environnement de développement SDAccel de Xilinx permet à l'utilisateur d'exprimer des noyaux en OpenCL C, C++ et RTL (par exemple SystemVerilog, Verilog ou VHDL) pour les exécuter sur les plates-formes programmables de Xilinx. La plate-forme programmable est composée (1) du compilateur de code ouvert SDAccel Xilinx (XOCC), (2) d'une archive de support de dispositif (DSA) qui décrit la plate-forme matérielle, (3) d'une plate-forme logicielle, (4) d'une carte accélératrice, et5. enfin et surtout, du moteur d'exécution SDAccel OpenCL. Dans ce module, après une introduction à OpenCL, nous allons voir comment ce langage a été utilisé dans SDAccel et les principaux "composants" de cette chaîne d'outils.

Dans ce module, avant d'aborder l'optimisation, nous allons d'abord comprendre comment fonctionne un FPGA, également d'un point de vue informatique. Bien que le flux de conception traditionnel d'un FPGA soit plus proche d'un circuit intégré classique que d'un processeur, un FPGA offre des avantages significatifs en termes de coûts par rapport à l'effort de développement d'un circuit intégré et offre le même niveau de performance dans la plupart des cas. Un autre avantage du FPGA par rapport au circuit intégré est sa capacité à être reconfiguré dynamiquement. Ce processus, qui est identique au chargement d'un programme dans un processeur, peut affecter une partie ou la totalité des ressources disponibles dans le tissu FPGA. Par rapport aux architectures de processeurs, les structures qui composent le tissu FPGA permettent un haut degré de parallélisme dans l'exécution des applications. L'architecture de traitement personnalisée générée par SDAccel pour un noyau OpenCL présente un paradigme d'exécution différent. Ceci doit être pris en compte lorsque l'on décide de porter une application d'un processeur vers un FPGA. Pour mieux comprendre un tel scénario, nous allons brièvement comparer l'exécution séquentielle d'un processeur avec la nature parallèle intrinsèque d'une implémentation FPGA. En outre, dans ce module, nous allons nous familiariser avec le flux d'optimisation de l'application. L'environnement SDAccel de Xilinx est un environnement de développement logiciel complet, pour créer, compiler et optimiser les applications OpenCL avec l'objectif d'être accélérées sur les FPGA de Xilinx. Du point de vue du concepteur, nous pouvons organiser le flux d'optimisation d'une application dans l'environnement SDAccel en trois phases. Ces trois phases sont les suivantes (1) la définition de base des fonctionnalités et des performances, (2) l'optimisation du mouvement des données et (3) l'optimisation du calcul du noyau

Les optimisations présentées ne sont pas les seules disponibles, mais il s'agit plutôt d'une liste de recommandations pour optimiser les performances d'une application OpenCL qui doit être utilisée comme point de départ pour des idées à considérer ou à étudier plus avant. Dans ce contexte, nous organiserons ces "recommandations" en trois ensembles d'optimisations : (1) optimisations arithmétiques, (2) optimisations liées aux données, et enfin (3) optimisations liées à la mémoire.

Après une description générale des optimisations possibles, nous nous concentrerons dans ce module sur quatre optimisations spécifiques (1) loop unrolling, (2) loop pipelining, (3) array partitioning et (4) the host optimisations. Tout d'abord, nous décrirons le loop unrolling, qui consiste à dérouler les itérations de la boucle de sorte que le nombre d'itérations de la boucle soit réduit et que le corps de la boucle effectue un calcul supplémentaire. Cette technique permet d'exposer un parallélisme supplémentaire au niveau des instructions que Vivado HLS peut exploiter pour mettre en œuvre la conception matérielle finale. Ensuite, nous présenterons l'optimisation du pipelining des boucles, où nous passerons d'une exécution séquentielle des itérations de boucle à une exécution pipelinée dans laquelle les itérations de boucle se chevauchent dans le temps. Ensuite, nous présenterons l'optimisation du partitionnement des tableaux qui permet d'optimiser l'utilisation des ressources BRAM afin d'améliorer les performances du noyau. Enfin, à la fin de ce module, nous allons discuter des optimisations liées au système hôte qui est responsable du transfert des données vers et depuis la carte FPGA, ainsi que de l'envoi de la commande pour démarrer l'exécution d'un noyau.